Custom Registers

The framework provides sixteen 32-bit general-purpose registers which you can access directly using offsets 0x40 to 0x7C.

The following signals should be added to your FPGA task to connect to the registers:

user_reg0_in                   : in std_logic_vector(31 downto 0);

user_reg1_in                   : in std_logic_vector(31 downto 0);

user_reg2_in                   : in std_logic_vector(31 downto 0);

user_reg3_in                   : in std_logic_vector(31 downto 0);

user_reg4_in                   : in std_logic_vector(31 downto 0);

user_reg5_in                   : in std_logic_vector(31 downto 0);

user_reg6_in                   : in std_logic_vector(31 downto 0);

user_reg7_in                   : in std_logic_vector(31 downto 0);

user_reg8_in                   : in std_logic_vector(31 downto 0);

user_reg9_in                   : in std_logic_vector(31 downto 0);

user_reg10_in                  : in std_logic_vector(31 downto 0);

user_reg11_in                  : in std_logic_vector(31 downto 0);

user_reg12_in                  : in std_logic_vector(31 downto 0);

user_reg13_in                  : in std_logic_vector(31 downto 0);

user_reg14_in                  : in std_logic_vector(31 downto 0);

user_reg15_in                  : in std_logic_vector(31 downto 0);

user_reg0_out                  : out std_logic_vector(31 downto 0);

user_reg1_out                  : out std_logic_vector(31 downto 0);

user_reg2_out                  : out std_logic_vector(31 downto 0);

user_reg3_out                  : out std_logic_vector(31 downto 0);

user_reg4_out                  : out std_logic_vector(31 downto 0);

user_reg5_out                  : out std_logic_vector(31 downto 0);

user_reg6_out                  : out std_logic_vector(31 downto 0);

user_reg7_out                  : out std_logic_vector(31 downto 0);

user_reg8_out                  : out std_logic_vector(31 downto 0);

user_reg9_out                  : out std_logic_vector(31 downto 0);

user_reg10_out                 : out std_logic_vector(31 downto 0);

user_reg11_out                 : out std_logic_vector(31 downto 0);

user_reg12_out                 : out std_logic_vector(31 downto 0);

user_reg13_out                 : out std_logic_vector(31 downto 0);

user_reg14_out                 : out std_logic_vector(31 downto 0);

user_reg15_out                 : out std_logic_vector(31 downto 0);